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在搬了几次空间后，我的星期九资源站在后台出现了这个“ DedeTag Engine Create File False”的问题。我对DEDECMS的结构与接口是不了解的，那么下面的这篇文章转载自百度空间某美女的博客——传送门>>。 版本：DEDE所有版本，DEDE_v5，V5.3，V5.5，V5.6。 原因：要创建的目录或者文件没有写入权限 解决办法：...
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WordPress对于上传的图片会产生缩略图，而且还有各种规格的图片，这些缩略图如果没有使用的话，我们大可将该功能给禁止掉，毕竟时间一长，生成的大量的缩略图，虽然单张Size都不大，不过多了也就会占去空间的一部分容量。这些图片大都以“ *-300x300.jpg”“ *-150x150.jpg”“ *-120x120.jpg”等规格结尾。...
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在Project里对时钟多次分频多处使用时，综合可能出现如下错误: ERROR:Xst:2035 - Port has illegal connections. This port is connected to an input buffer and other components. 编写代码时，这种编码方式是不被推崇的，在一个Project里面，最好不要出现多个时钟，这样可能导致系统的不稳定。其实很多时候，我们是可以用使能信号...
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今天偶然在崔凯那儿看到他写的关于获取腾讯微博来源字段认证的文章，于是我一时兴起，也申请了一个。 一开始感觉还挺不靠谱的，后来我斗胆一试之后发现通过还是非常简单的。我是用“一键转播”来分享的。下面是步骤。 首先你得有一个腾讯的微博………… 然后在腾讯微博开放平台登录，点击“...
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我在上午给之前的数字钟添加了设定时间的功能(基于Virtex 5的数字钟(Verilog))，具体是：开发板上有8个拨动开关，其中第一个已用来作为复位信号使用，所以剩下7个开关。因为时钟显示为8位（加上两个冒号），所以利用7个中的3个开关来选择设定哪一位，然后最后4个正好可以用于设定具体的值。 3个选择...
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昨晚上我在GENESYS Virtex 5系FPGA开发板（Genesys Virtex®-5 FPGA 开发套件）上实现了数字钟，不过仅有时钟功能，现在不能设定时间，只能在reset后从“00:00:00”开始跑。 下面是Project里的1个文件的代码，更多文件（整个Project，于Xilinx ISE 12.3 Platform）可下载：
time_occur.v: e0b3430d56c7d52a73d4b80e6895b51500...[Read more...]
基于Xilinx数字钟 
用Xilinx ISE综合工程的时候，如果出现如下警告： WARNING:Xst:737 - Found 1-bit latch for signal <signal>. Latches may be generated from incomplete case or if statements. We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems. 其大意是说生成了锁存器，而不推荐在FPGA/CPLD中使用锁存器。警告中也指出了是因为...
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Xilinx ISE Design Suite 设计套件是面向 Virtex 和 Spartan FPGA 系列并针对生产力精心优化的工具套件，在降低功耗与成本方面取得了突破性进展。作为业界唯一一款特定领域的设计套件，赛灵思最新版本的发布， 是这一行业屡获殊荣的软件不断发展和演进的又一重要一步，它将进一步提高设计生产力和系统性...
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我安装好Xilinx ISE Design Suit 12.3后，ISE可以正常打开，但是Xilinx Platform Studio却无法打开，弹出的DOS窗口提示说——“Environment variable XILINX is not set - A compatible version of ISE tools must be installed and setup for EDK to run.”，很显然是因为没有设置环境变量的缘故，添加2条环境就可以了。 设置环境变量： 1、桌面-->...
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