用Xilinx ISE综合工程的时候，如果出现如下警告：

WARNING:Xst:737 - Found 1-bit latch for signal <signal>. Latches may be generated from incomplete case or if statements. We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems.

其大意是说生成了锁存器，而不推荐在FPGA/CPLD中使用锁存器。警告中也指出了是因为不完整的case或者if语句。在ISE中，产生警告大部分时候我们是可以忽略它的，不过如果WARNING太多可能导致最后工程失败。

在case中，最好是在最后有“ default: ”项，即使什么动作也没有；

在if语句中，最好是在有一个if条件就有一个else与之相匹配；

这样能避免不必要的锁存器的产生。

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